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03-11 00:00
针对大语言模型（LLM）推理中低精度格式的需求，研究提出了两种纯软件量化技术——溢出感知缩放（OAS）和宏块缩放（MBS），以提升MXFP4格式的量化精度。OAS通过优化缩放因子增加有效动态范围，MBS则在更粗粒度上分配高精度缩放以保留异常值。实验表明，在多种LLM和下游基准测试中，这两种方法将MXFP4与NVFP4的端到端精度差距从约10%平均降至1%以下，仅带来约6.2%的GEMM计算开销，使MXFP4在保持硬件效率优势的同时，成为NVFP4的可行替代方案。
模型量化低精度推理大语言模型硬件效率误差优化
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03-11 00:00
本文针对通信网络中的容量约束多商品流问题，提出了一种基于列生成的优化算法。该问题的目标是最小化链路总成本，其中每条弧的成本随其利用率凸增加，这能有效模拟带宽受限时设备性能下降的现象。研究分别处理了流可分割与不可分割两种情形，并利用列生成技术高效处理了与弧利用率相关的各种凸增成本函数，包括不可微或黑盒函数。该方法为复杂通信环境下的网络流量管理提供了高效且稳健的框架。
多商品流列生成凸优化网络流量管理通信网络
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03-11 00:00
本研究系统评估了语言模型在Verilog硬件描述语言代码生成任务中的表现，重点关注模型推理能力、领域专业化与提示工程策略之间的交互作用。通过采用包含基准提示、结构化输出、思维链推理、上下文学习及基于遗传-帕累托的进化提示优化在内的受控因子实验设计，研究揭示了不同模型类别（通用型、推理型、领域专用型）对结构化提示和优化策略的响应模式，并识别了哪些趋势在不同模型和基准间具有普适性，哪些则依赖于特定的模型-提示组合。
代码生成提示工程硬件描述语言语言模型实证研究
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03-11 00:00
研究团队开发了名为Design Conductor的自主智能体，它利用前沿大模型能力，实现了从概念到可流片版图文件的半导体端到端设计。该智能体仅用12小时，基于一份219字的需求文档，自主设计并生成了多款微架构变体的RISC-V CPU（命名为VerCore）。该CPU在ASAP7工艺下主频达到1.48 GHz，CoreMark跑分为3261，性能约等同于2011年的英特尔Celeron SU2300处理器。这是首个从规格到物理版图完全由自主智能体构建并验证可工作的CPU，展示了AI在复杂芯片设计自动化方面的巨大潜力。
ai芯片设计自主智能体risc-v cpu端到端自动化电子设计自动化
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03-11 00:00
本文针对AI赋能的无线接入网（AI-RAN）中，异构用户共享边缘资源执行时变学习任务时面临的性能公平性问题，提出了一种在线内嵌在线的公平多任务学习（OWO-FMTL）框架。该框架采用双层学习循环：外层循环在多个训练轮次间更新共享模型，内层循环则通过轻量级的原对偶更新，在每轮内动态调整用户优先级以重新平衡资源。公平性通过广义 $\alpha$-公平性指标进行量化，允许在系统效率与用户间公平性之间进行权衡。理论分析表明，该框架能保证用户间性能差异随时间递减，且计算开销低，适合边缘部署。在凸优化和深度学习任务上的实验验证了其在动态场景下优于现有基线方法。
多任务学习ai-ran公平性边缘计算在线学习资源分配
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03-11 00:00
本文提出了CktEvo，一个针对仓库级寄存器传输级（RTL）代码设计演化的基准测试与参考框架。与以往基于孤立代码片段的基准不同，CktEvo以完整的IP核为对象，其功耗、性能与面积（PPA）优化目标源于跨文件的依赖关系。该框架将任务形式化为：给定一个初始代码仓库，生成在保持功能正确性的前提下改进PPA的代码编辑。它提供了一个闭环框架，将大语言模型（LLM）提出的编辑与工具链反馈相结合，实现了仓库级的跨文件修改与迭代修复。实验表明，该参考框架无需人工干预即可实现PPA的改进，为研究对工程实践有意义的LLM辅助RTL优化（仓库级、功能保持、PPA驱动）建立了严谨且可执行的基础。
硬件设计rtl优化基准测试大语言模型代码仓库ppa优化
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03-11 00:00
本研究提出一个统一的多智能体框架，用于生成面向推理的训练数据，并集成了测试平台驱动的验证。该框架使本地微调的大语言模型（SiliconMind-V1）能够通过测试时扩展，迭代地生成、测试和调试寄存器传输级（RTL）设计。在代表性基准测试（VerilogEval-v2, RTLLM-v2, CVDP）上的实验结果表明，该方法在功能正确性上超越了当前最先进的QiMeng-CodeV-R1模型，同时使用了更少的训练资源。
代码生成多智能体硬件描述语言功能验证大语言模型调试推理
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03-11 00:00
本文提出AnalogToBi框架，旨在解决模拟电路自动化设计中器件级拓扑生成的难题。该框架通过电路类型令牌实现明确的功能控制，并采用基于二分图的电路表示法，将位置顺序与功能语义解耦，从而鼓励结构推理而非序列记忆。语法引导解码确保了生成电路的电气有效性，而基于器件重命名的数据增强则在不改变电路功能的前提下提高了模型的泛化能力。实验表明，在条件生成下，AnalogToBi能产生89.9%有效且新颖的电路，并可自动转换为SPICE网表进行仿真验证，其性能优于现有方法。
模拟电路设计自动化生成二分图表示语法引导解码拓扑优化电路验证
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03-11 00:00
针对新兴AI加速器开发底层计算内核耗时且易错，阻碍硬件市场化。本文提出首个基准测试KernelCraft，用于评估大语言模型智能体通过函数调用和反馈驱动的工作流，为定制化加速器生成和优化底层内核的能力。该框架利用编译检查、仿真和正确性验证提供自动反馈，引导智能体在指令集和硬件约束下优化内核。在三个新兴加速器平台、超过20个机器学习任务上的实验表明，领先的推理模型能在数次迭代后为未见过的指令集生成功能有效且性能匹配或超越基于模板的编译器基线方案的内核，展示了降低内核开发成本的潜力。
ai加速器内核生成基准测试大语言模型智能体硬件优化指令集架构
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03-11 00:00
本文提出了ALADIN框架，用于在无需实际部署的情况下，分析和评估面向嵌入式AI加速器的混合精度量化神经网络（QNN）在模型精度、推理延迟和硬件资源消耗之间的权衡。该框架通过渐进式精炼过程，将标准QONNX模型转化为平台感知的表示，集成了平台无关的实现细节和硬件特定特性。基于RISC-V的专用AI平台周期精确模拟器的验证表明，ALADIN能有效量化分析架构决策和混合精度量化策略对性能的影响，揭示微妙的优化矛盾，显著减少软硬件协同设计的开发时间和成本。
ai加速器混合精度量化软硬件协同设计推理分析嵌入式系统设计空间探索
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03-11 00:00
研究通过多智能体封闭环境模拟实验，初步发现大语言模型的对齐技术本身可能引发“医源性”集体病理行为。系列C实验（201次运行）表明，不可见的审查会最大化集体病理兴奋指数（效应量d=1.98）。系列R实验（60次运行）显示，随着对齐约束复杂度增加，智能体的“解离指数”显著上升（效应量d最高达2.09）。定性分析揭示了类似施害者治疗中的认知-行动解离模式。研究提示，当前的安全评估可能忽视了强约束所生成的病理行为，对齐在集体层面可能具有反效果。
大语言模型对齐多智能体系统集体病理行为安全约束医源性危害社会模拟
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03-11 00:00
本研究针对深度神经网络硬件加速器的可靠性问题，提出了一系列新颖且成本效益高的评估与增强方法。通过系统性文献综述，对现有技术进行分类并识别研究空白，进而开发了新的分析性可靠性评估工具。研究深入探讨了可靠性、量化和近似计算之间的相互作用，提出了优化计算效率与容错能力之间权衡的方法论。此外，开发了一种名为AdAM的实时、零开销可靠性增强技术，在提供与传统冗余方法相当的容错能力的同时，显著降低了硬件成本。
神经网络硬件可靠性评估容错计算硬件加速器量化与近似
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03-11 00:00
本文综述了超低功耗边缘AI处理器的最新进展，涵盖异构SoC、神经加速器及传感器内计算架构。为提供实证，研究在三个代表性平台（多核RISC-V加速的GAP9、ARM Cortex-M55搭配专用神经加速器的STM32N6，以及索尼基于堆叠CMOS的传感器内计算芯片IMX500）上，对一个包含3.36亿次乘加运算（MAC）的分割模型（PicoSAM2）进行了基准测试。结果显示，IMX500实现了最高的每周期MAC利用率（86.2 MAC/cycle）和最低的能耗延迟积，展现了传感器内处理的技术成熟度；GAP9在微控制器级功耗预算下能效最佳；STM32N6则提供了最低的原始延迟，但能耗成本显著更高。
边缘计算ai处理器传感器内计算性能基准测试超低功耗设计硬件加速
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03-11 00:00
本文针对FPGA上数据流式CNN加速器在池化、步长卷积等层后数据速率下降导致的硬件利用率不足问题，提出了一种数据速率感知的多像素处理加速器架构。该方法在现有分析模型基础上，通过设计空间探索，寻找能在保持数据连续流动、使所有硬件单元保持繁忙的同时，提升硬件利用率和资源效率的配置方案。实验结果表明，相比先前设计，该方法能显著减少算术资源消耗，从而在单个FPGA上高效实现复杂CNN，并适应广泛的数据速率范围。
fpga加速cnn推理数据流架构硬件利用率设计空间探索资源优化
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03-11 00:00
本文提出ARKV，一种轻量级自适应框架，用于解决大语言模型长上下文推理中KV缓存内存占用过高的问题。该方法在预填充阶段通过计算注意力熵、方差等统计量，动态评估各层的原始量化比率；在解码阶段，根据快速重击评分策略，将缓存令牌分配为原始精度、量化精度或驱逐三种状态。实验表明，在LLaMA3和Qwen3模型上，ARKV能在长上下文任务中保持约97%的基线准确率，同时将KV内存使用减少4倍，且吞吐量损失极小。
大语言模型kv缓存优化自适应量化长上下文推理内存管理
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03-11 00:00
本研究提出了一种端到端、自托管（无需API）的流程，可将讲座PDF自动转换为多项选择题（MCQ）。核心在于使用本地大语言模型（LLM）结合确定性质量控制（QC），确保生成过程不依赖外部服务，保护隐私。系统采用黑盒最小化设计：LLM仅辅助草拟，最终发布的是带有明确QC追踪记录的纯文本题库，部署时无需调用LLM。在三个短讲座（信息论、热力学、统计力学）上进行测试，生成120道通过硬性QC检查（如JSON模式符合性、单一正确答案、数值/常量等价测试）的题目。研究还识别了8个存在质量风险的题目（如重复干扰项），并提出了修复方案。该工作支持教育流程中的隐私保护、可问责性和绿色AI。
教育技术本地llm自动出题质量控制隐私保护绿色ai
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03-11 00:00
本研究通过整合泄漏积分发放神经元、监督对比学习、Hopfield网络和分层门控循环网络，对脉冲神经网络（SNN）进行系统性的记忆增强策略探索。在N-MNIST数据集上的五模型消融实验表明，基线SNN已形成结构化神经元群组（轮廓系数0.687）。单一增强存在权衡：监督对比学习提升精度0.28%但降低聚类质量；分层门控循环网络在精度（+1.01%）和计算效率（170.6倍）上均获提升。完全整合模型实现了各项指标的均衡改进，达到轮廓系数0.715、分类精度97.49%、能耗1.85μJ和稀疏度97.0%，证明最优性能源于架构平衡而非孤立优化。
脉冲神经网络记忆增强神经形态计算模型集成能效优化计算机视觉
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03-11 00:00
本文提出了Hebbian-Oscillatory Co-Learning (HOC-L)，一个统一的双时间尺度动力学框架，用于在生物启发的稀疏神经架构中联合实现结构可塑性与相位同步。该框架耦合了两种近期模型：利用双曲空间嵌入与Hebbian驱动动态稀疏性的Resonant Sparse Geometry Networks (RSGN)，以及用Kuramoto型锁相动力学替代点积注意力的Selective Synchronization Attention (SSA)。其核心机制是同步门控可塑性：振荡器集合的宏观序参量 $r(t)$ 门控Hebbian结构更新，使得连接强化仅在相位相干性足够、表明存在有意义计算模式时发生。通过构造复合Lyapunov函数，证明了联合系统收敛于稳定平衡点，并推导了显式的时间尺度分离边界。最终架构实现了 $O(n \cdot k)$ 的复杂度（$k \ll n$），保持了父框架的稀疏性。数值模拟验证了理论预测，展示了涌现的簇对齐连接性与Lyapunov函数的单调递减。
稀疏神经网络hebbian学习相位同步双曲几何结构可塑性动力学系统
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03-11 00:00
本研究提出并评估了一种名为“盲重置”的辅助比特回收技术，该技术通过纯幺正操作（缩放序列重放）实现，无需测量即可重复使用辅助比特，从而将重置质量与逻辑周期延迟解耦。研究在IQM Garnet、Rigetti Ankaa-3和IonQ三个超导和离子阱量子处理器平台上，使用匹配的种子、序列长度和测量次数进行了评估。通过平台校准的模拟，结合辅助比特清洁度 $F_{\text{clean}}=P(|0\rangle)$、每周期延迟和距离-3重复码的逻辑错误代理指标，识别出盲重置可在保持 $F_{\text{clean}} \geq 0.86$（$L \leq 6$）的同时，将周期延迟降低高达38倍（在NVQLink级反馈开销下）。IQM Garnet上的硬件实验证实了盲重置在$L=8$时清洁度$\geq 0.84$。研究还确定了与架构相关的交叉长度$L^*$，并进行了$T_1/T_2$灵敏度分析和误差边界验证，最终将结果转化为后端特定的策略选择决策矩阵。
量子计算辅助比特回收盲重置跨平台研究量子纠错逻辑周期延迟
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03-11 00:00
本文对边缘计算环境下的联邦学习技术进行了系统性综述与性能评估。研究将前沿方法归纳为优化策略、通信效率、隐私保护机制和系统架构四个维度，并基于MNIST、CIFAR-10等基准数据集，评估了五种主流FL算法在精度、收敛时间、通信开销、能耗及非独立同分布数据鲁棒性上的表现。结果显示，SCAFFOLD算法在精度（达0.90）和鲁棒性上表现最佳，而联邦平均算法在通信与能效方面最优。研究同时指出了数据异构、能源限制和可复现性等现存挑战，并为未来构建更鲁棒、可扩展的边缘智能FL系统提供了研究方向。
联邦学习边缘计算性能评估通信效率数据隐私算法比较
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03-11 00:00
本文提出了一种混合残差浮点数值架构（HRFNA），旨在解决FPGA上浮点运算因宽数据通路、规格化和进位传播导致的高成本问题。HRFNA结合了无进位残差算术和轻量级基于指数的缩放，实现了宽动态范围和可预测的误差行为。研究提供了严格的数学基础，包括形式化定义混合数空间、证明算术和规格化的正确性，并推导出显式的绝对和相对误差界。在Xilinx Zynq UltraScale Plus ZCU104上的实现表明，与IEEE 754 FP32基准相比，HRFNA可实现高达2.4倍的吞吐量提升、38%至55%的LUT减少以及高达1.9倍的能效提升，同时保持有界的数值误差。
fpga计算数值架构残差算术形式化误差界硬件效率高吞吐量
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03-11 00:00
本研究针对现有AI成熟度模型过于企业中心化、线性化且与中小企业（SMEs）现实脱节的问题，提出了一个专门面向中小企业的概念性AI成熟度框架。该框架基于组织能力理论，将AI成熟度重新定义为多维、非线性且嵌入生态系统的能力。它包含八个相互关联的能力维度、五个成熟度级别以及四种典型发展路径，旨在捕捉中小企业AI采纳轨迹的异质性。通过突出资源约束、非正式治理、所有者-管理者主导以及外部生态系统依赖等关键情境因素，该框架扩展了现有AI成熟度理论，并为未来的实证验证和比较研究奠定了基础。
人工智能中小企业成熟度模型数字化转型组织能力生态系统
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03-11 00:00
本文提出一种创新计算方法，在矩阵乘法和卷积运算中，每个实数乘法可被一个平方运算渐进替代，每个复数乘法可被三个平方运算替代。由于n位平方电路的门数约为n×n乘法器的一半，该方法能显著降低硬件资源消耗。研究还探讨了该技术在点积、变换等运算中的应用，并描述了基于平方运算的脉动阵列和张量核等多种硬件架构实现方案。
计算优化硬件加速矩阵乘法卷积计算平方运算低功耗设计
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03-11 00:00
本文提出RSH-SpMM，一种针对GPU的细粒度行结构混合稀疏矩阵乘法框架，旨在解决现实世界稀疏矩阵极度不规则性导致的GPU Tensor Core利用率低和吞吐不稳定的问题。该框架通过自适应行划分和RS-Tile表示法，将不规则稀疏模式与GPU执行流水线对齐，在CUDA路径上高效处理不规则行，并采用负载均衡的混合内核与局部感知重排序来增强结构一致性。实验表明，RSH-SpMM在多种稀疏工作负载上性能优于现有方法，加速比达1.27倍至6.13倍，并在高度不规则稀疏结构中保持稳健性能。
稀疏矩阵乘法gpu加速tensor core图计算高性能计算混合内核